ラッチ回路デバイスの条件付き制御のシステム及び方法

专利摘要:
回路デバイスは、リセット制御信号を受信する第１の入力及びラッチの出力に接続された第２の入力を含む。前記回路デバイスはまた、前記リセット制御信号の受信に応答して前記出力の状態に基づいて前記ラッチを条件付きでリセットするように構成されたロジック回路を含む。
公开号:JP2011509644A
申请号:JP2010542358
申请日:2009-01-09
公开日:2011-03-24
发明作者:ジョン、チェン；チェン、ジチン；ラオ、ハリ・エム．
申请人:クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ；
IPC主号:H03K3-037

专利说明:

[0001] 本開示は、一般にラッチ回路デバイスの条件付き制御のシステム及び方法に関係する。]
背景技術

[0002] 一般に、例えば同期及び非同期ラッチ並びにフリップフロップ・タイプの論理ストレージ・エレメントのようなシーケンシャルな回路エレメントは、回路デバイスの基本的な構成ブロック（building blocks）を表す。ラッチは、０又は１を表現する値を記憶可能な双安定デバイスを作るために交差結合された（cross-coupled）一対のインバータを含む場合がある。例えばインバータ、ＮＡＮＤゲート及びＯＲゲートのような他の論理ゲートをラッチに接続させることによって、より複雑なロジック回路が作成されることができる。]
[0003] そのようなストレージ・エレメントは、回路内のいろいろな場所において単独で又はストレージ・エレメントのアレイで使用されることができる。例えば、そのようなストレージ・エレメントは、データ・ビット（例えば、インタフェース又はプロセッサ内の実行ステージの入力若しくは出力で受信されるデータ・ビット）を一時的に記憶する回路において使用されることができる。後続するプロセスが実行する前に、後続するオペレーションに先立ってストレージ・エレメントを既知の状態にリセットすることがしばしば望まれる。プロセッサの実行ユニットの出力におけるストレージ・エレメントについては、あらゆる実行サイクルの前に各々のストレージ・エレメントをリセットすることが望ましい場合がある。そのようなリセット・オペレーションは、ストレージ・エレメントのリセット入力における論理“高（high）”の電圧レベルをアサートすることを含む場合がある。]
[0004] あいにく、論理“高”の電圧レベル（すなわち、リセット信号）をアサートすることは、望ましくない電力損をもたらす。それは、ワイヤ・トレース及びスイッチング・トランジスタによる寄生容量に起因する場合がある。それゆえに、改良されたラッチ・リセット回路の必要性が存在する。]
[0005] 特定の実施態様において、リセット制御信号を受信する第１の入力と、ラッチの出力に応答する第２の入力とを含む回路デバイスが、開示される。前記回路デバイスは、前記第１の入力における前記リセット制御信号の受信に応答して、前記第２の入力に基づいて、前記ラッチを条件付きでリセットするように構成されたロジック回路を更に含む。]
[0006] 他の特定の実施態様において、複数のラッチのためのリセット・オペレーションを指示するリセット信号を受信することと、前記複数のラッチの各々に関連する状態値を検出することを含む方法が、開示される。前記方法はまた、前記リセット信号に応答して、前記検出された状態値に基づいて、前記複数のラッチのすべてではなく一部を選択的にリセットすることを含む。]
[0007] 更に他の特定の実施態様において、データを記憶するように構成された複数のラッチ回路を含む回路デバイスが、開示される。該複数のラッチ回路の各々は、ラッチ出力を含む。前記回路デバイスは、複数のフィードバック経路を更に含む。前記複数のフィードバック経路の各々は、前記複数のラッチ回路のそれぞれの一つに関連するそれぞれのラッチ出力に接続される。回路デバイスはまた、前記複数のフィードバック経路の各々に応答するロジック回路を含む。該ロジック回路は、前記複数のフィードバック経路により提供される値に応答する前記複数のラッチ回路の一つ又は複数を選択的にリセットするように構成される。]
[0008] 更に他の特定の実施態様において、デジタル・シグナル・プロセッサと、前記デジタル・シグナル・プロセッサに接続され且つ複数のラッチ回路デバイスを含む揮発性メモリとを含む通信デバイスが、開示される。前記通信デバイスは、前記揮発性メモリに接続され且つ前記ラッチ回路デバイスのすべてでなく一部を選択的にリセットするために前記複数のラッチ回路デバイスからのフィードバックに応答するリセット・ロジック回路を更に含む。]
[0009] ラッチをそれらのそれぞれの出力状態値に基づいて選択的にリセットする条件付きリセット・ロジック回路の実施態様により提供される一つの特定の利点が、全体的な電力消費が削減されるという点で、提供される。その上、各々のリセット・オペレーションが電源回路におけるサージ電流イベントをもたらす可能性があるので、リセット・オペレーションの数を削減することは、電力サージ電流イベントにおける全体的な削減をもたらす可能性がある。]
[0010] 他の特定の利点は、低減された電力消費が携帯機器のためのより長いバッテリー寿命を可能にすることができるという点で、提供される。あるいは、低減された電力消費は、メーカーが、デバイスの全体的な携帯性の低下なしに、より安価な（すなわち、より短い耐用期間の）バッテリーを利用することを可能にする。]
[0011] 更に他の特定の利点は、クロスカップリング・ノイズが低減されるという点で、提供される。ラッチの各々を条件付きでリセットすることによって、隣接するラッチが、必ずしも同時にリセットされるというわけではない。したがって、クロスカップリング・ノイズが低減されることができ、そして、デカップリング・コンデンサの数も削減されることができる。]
[0012] 本開示の他の態様、利点及び特徴は、以下のセクション（図面の簡単な説明、詳細な説明、及び特許請求の範囲）を含む本出願全体のレビューの後、明らかになるであろう。]
図面の簡単な説明

[0013] 図１は、ラッチ回路を条件付きでリセットする条件付きリセット・ロジック回路を含む回路デバイスの実施態様のブロック図である。
図２は、ラッチ回路を条件付きでリセットする条件付きリセット・ロジック回路を含むシステムの実施態様の図である。
図３は、複数のラッチ回路を条件付きでリセットする条件付きリセット制御ロジック回路を含むシステムの実施態様の図である。
図４は、データ・ラッチ回路を条件付きで制御する方法の特定の具体例のフローチャートである。
図５は、複数のラッチ回路を条件付きでリセットする条件付きリセット制御ロジック回路を備えた回路デバイスを含む無線通信デバイスの具体例のブロック図である。] 図１ 図２ 図３ 図４ 図５
詳細な説明

[0014] 図１を参照して、データ・ラッチ１０２及び条件付きリセット・ロジック回路１１０を含む回路デバイス１００が示される。データ・ラッチ１０２は、データ・ラッチ入力１０４をもち、データ出力１０６を与える。特定の実施態様において、データ・ラッチ１０２は、非同期ラッチ・デバイスを含む。データ・ラッチ１０２は、条件付きリセット・ロジック回路１１０から第２の入力１１６を受信する。条件付きリセット・ロジック回路１１０は、リセット制御信号１１４を受信する第１の入力と、データ出力１０６に接続されたフィードバック経路１１２からフィードバック信号を受信する第２の入力とをもつ。データ出力１０６は、該データ出力１０６においてデータ値を保持するために、コンデンサ１０８を介して電圧源に接続される。] 図１
[0015] 一つの特定の実施態様において、条件付きリセット・ロジック回路１１０は、リセット制御信号１１４に基づいて且つデータ・ラッチ１０２のデータ出力１０６におけるデータ値に基づいて、データ・ラッチ１０２を条件付きでリセットするように構成される。データ・ラッチ１０２のデータ出力１０６は、フィードバック経路１１２を介して、条件付きリセット・ロジック回路１１０の第２の入力において受信される。条件付きリセット・ロジック回路１１０は、データ出力１０６における値が非リセット値を表す場合に、リセット制御信号１１４の受信に応答してデータ・ラッチ１０２を条件付きでリセットするように構成される。一つの特定の実施態様において、条件付きリセット・ロジック回路１１０は、データ出力１０６の状態が論理“１”値（すなわち、非リセット値）を表す場合に、データ・ラッチ１０２をリセットし、データ出力１０６の状態が論理“０”値（すなわち、リセット値）を表す場合に、データ・ラッチ１０２をリセットしない。本明細書で開示されるシステム及び方法の特定の実装により確認されるように、用語‘論理“０”’及び‘論理“１”’は、論理信号値を区別するために使用されること、及び、様々な電圧レベル又は信号特性を表すことがあることが理解されよう。]
[0016] データ出力１０６におけるデータ値が、例えば論理“高”のデータ値（例えば、論理“１”データ値）のような非リセット値を表す場合にのみ、データ・ラッチ１０２がロジック回路１１０により条件付きでリセットされるので、データ・ラッチ１０２のデータ・ラッチ・リセット動作のための電力消費が削減される。条件付きリセット・ロジックに応答する複数のラッチ回路を含む回路デバイスにおいて、１又は複数のデータ・ラッチ・エレメントに関する電力消費が低減され、そして、全体的な電力消費を低減する。その上、クロスカップリング・ノイズ及び電源ノイズも、低減されることができる。]
[0017] 図２を参照して、ラッチ回路を条件付きでリセットする条件付きリセット・ロジック回路を含むシステム２００の特定の実施態様が示される。システム２００は、データ入力２０６及びデータ出力２０８を持つ代表的なデータ・ラッチ回路２０４を含む。システム２００は、データ出力２０８において値を保持するために、データ出力２０８に接続されるコンデンサ２１０を含む。システム２００は、第１の入力２１２及び第２の入力２１４をもつ条件付きリセット・ロジック回路２０２を更に含む。条件付きリセット・ロジック回路２０２は、データ出力２０８におけるデータ値に基づいてデータ・ラッチ２０４を条件付きでリセットするために、第１の入力２１２において受信されるリセット信号２１８に応答し、かつ、第２の入力２１４において受信されるデータ・ラッチ回路２０４のデータ出力２０８に更に応答する。] 図２
[0018] 特定の実施態様において、制御出力２１６は、スイッチ・デバイス２４０を介して（例えば、制御出力２１６を介してゲート端子において受信された信号に応答して入力２０３を供給電圧へ接続させるように構成されたトランジスタを介して）、入力２０３に接続される。他の特定の実施態様において、スイッチ・デバイス２４０は、条件付きリセット・ロジック回路２０２に含まれなくても良く、また、その代わりに、独立した制御デバイスとして、データ・ラッチ回路２０４の一部として、１又は複数の他の制御回路（図示せず）の一部として、又は、それらの任意の組み合せとして、構成されても良い。]
[0019] 特定の実施態様において、条件付きリセット・ロジック回路２０２は、論理ＮＡＮＤゲート２２２、論理ＯＲゲート２２４、及び、直列に配置される複数のインバータ２２８,２３０及び２３２を含む遅延回路２２６を含む。論理ＯＲゲート２２４は、第１の入力において論理ＮＡＮＤゲート２２２から出力２３４を受信し、第２の入力において遅延回路２２６の出力２３６を受信する。論理ＮＡＮＤゲート２２２は、リセット制御信号２１８に応答する第１の入力２１２を受信するように接続され、かつ、データ・ラッチ回路２０４のデータ出力２０８に応答する第２の入力２１４を受信するように更に接続される。]
[0020] 特定の具体例において、非リセット・ステージの間、第１の入力２１２におけるリセット制御信号２１８の値は、論理“０”レベルにある。論理ＮＡＮＤゲート２２２の出力２３４における対応する値は、論理“１”値である。第１のインバータ２２８は、論理“１”値を論理“０”値に反転する。第２のインバータ２３０は、論理“０”値を論理“１”値に反転し、第３のインバータ２３２は、論理“１”値を論理“０”値に反転する。論理ＯＲゲート２２４は、ＮＡＮＤゲート２２２の出力２３４から論理“１”値を受信し、また、遅延回路２２６の出力２３６から論理“０”値を受信し、そして、論理“１”値をもつ制御出力２１６をもたらす。リセット信号２１８が第１の入力２１２において論理“１”値に変化する場合に、ＮＡＮＤゲート２２２の出力２３４における値は、第２の入力２１４も論理“１”値を持つ（すなわち、データ・ラッチ回路２０４のデータ出力２０８における値も論理“１”値である）ときのみ、変化する。データ出力２０８におけるデータ値が論理“０”レベルにあるならば、論理ＮＡＮＤゲート２２２の出力２３４は、論理“１”レベルにとどまり、論理ＯＲゲート２２４の制御出力２１６は、論理“１”値にとどまる。]
[0021] データ出力２０８におけるデータ値が論理“１”レベルにある場合に、リセット信号２１８が条件付きリセット・ロジック回路２０２の第１の入力２１２においてアサートされるとき、論理ＮＡＮＤゲート２２２の出力２３４におけるデータ値は、論理“０”値に変化し、遅延回路２２６の出力２３６における値は、一時的に、論理“０”値にとどまる。それゆえ、論理ＯＲゲート２２４の制御出力２１６は、一時的に、論理“０”レベルに変化する。ＮＡＮＤゲート２２２の出力２３４における論理“０”値は、第１のインバータ２２８により、論理“１”レベルに反転される。第２のインバータ２３０は、論理“１”を論理“０”に反転し、第３のインバータ２３２は、論理“０”を論理“１”に反転する。インバータ２２８,２３０及び２３２の各々は、ゲート遅延をもたらす。この例において、三つのゲート遅延の後、第３のインバータ２３２は、論理“１”値を論理ＯＲゲート２２４の入力に与え、制御出力２１６における電圧レベルは、論理“１”電圧レベルに戻る。]
[0022] データ・ラッチ回路２０４のデータ出力２０８が、入力２０３における条件付きリセット信号の受信の後、論理“０”値にリセットされる場合に、データ出力２０８における論理値は、ＮＡＮＤゲート２２２の第２の入力２１４へのフィードバック経路を介して与えられる。ＮＡＮＤゲート２２２の出力２３４は、それから、論理“１”値になり、論理ＯＲゲート２２４の制御出力２１６は、論理“１”値に保持される。]
[0023] 図３を参照して、複数のラッチ回路を条件付きでリセットする条件付きリセット制御ロジック回路を含む回路デバイスを含むシステム３００が示される。システム３００は、データを記憶するように構成された、複数のデータ・ラッチ回路３０４を含む。データ・ラッチ回路３０４の各々は、データ・ラッチ入力及びラッチ出力を含む。データ・ラッチ回路３０４の代表的な入力及び出力は、一般に、それぞれ、３１０及び３１２で示される。個々のラッチ出力は、図３において３１６及び３１８で表される。システム３００は、複数のフィードバック経路３１４を含む。複数のフィードバック経路３１４の各々は、複数のデータ・ラッチ回路３０４のそれぞれの一つに関連するそれぞれのラッチ出力３１２に接続される。システム３００はまた、複数のフィードバック経路３１４の各々に応答する条件付きリセット・ロジック回路３０２を含み、１又は複数のリセット制御信号３０８に応答する入力を含む。条件付きリセット・ロジック回路３０２は、複数のフィードバック経路３１４により供給される値に応答し且つリセット制御信号３０８に応答して、複数のデータ・ラッチ回路３０４の一つ又は複数を選択的にリセットするように構成される。] 図３
[0024] 特定の実施態様において、条件付きリセット・ロジック回路３０２は、複数のロジック回路（該複数のロジック回路の各々は、リセット制御信号３０８の特定の一つに接続される）を含み、また、複数のデータ・ラッチ回路３０４の対応するラッチ回路にも接続される。条件付きリセット・ロジック回路３０２内の各々のロジック回路は、リセット信号３０８を受信する第１の入力と、特定のそれぞれのフィードバック経路３１４に接続される第２の入力とを含む。特定のそれぞれのフィードバック経路３１４は、データ・ラッチ回路３０４の特定の出力（例えば、出力３１６）に接続される。特定の実施態様において、条件付きリセット・ロジック回路３０２のロジック回路の一つ又は複数は、図２中に示される条件付きリセット・ロジック回路２０２として実装されても良い。] 図２
[0025] 特定の具体例において、条件付きリセット・ロジック回路３０２は、フィードバック経路３１４を介してそれぞれの出力３１２に対応する受信データ値に応答して、データ・ラッチ回路３０４の一つ又は複数を選択的にリセットするように構成される。例えば、条件付きリセット・ロジック回路３０２は、リセット信号３０８の受信に応答して、第１の出力３１６及び第２の出力３１８を、選択的に論理ゼロ値にリセットするように構成される。その上、条件付きリセット・ロジック回路３０２は、リセット信号３０８のアサーションを、それぞれの出力３１２においてすでにゼロ値を持つデータ・ラッチ回路３０４をリセットすることから、妨げるように構成される。]
[0026] 図４を参照して、１又は複数のデータ・ラッチ回路を条件付きで制御する方法が示される。特定の実施態様において、本方法は、４０２において、複数のデータ・ラッチのためのリセット・オペレーションを指示するリセット信号を受信することと、４０４に示されるように、複数のデータ・ラッチの各々に関連する状態値を検出することを含む。特定の実施態様において、状態値は、データ出力（例えば、個別のデータ・ラッチの各々の論理“１”又は論理“０”）である。４０６に示されるように、本方法は、リセット信号の受信に応答して、検出された状態に基づいて、複数のラッチの（すべてではなく）一部を選択的にリセットすることを更に含む。特定の実施態様において、条件付きリセット・ロジックにより、論理“１”値のデータ出力を持つラッチは、リセットされ、論理“０”のデータ出力を持つラッチは、リセットされない。特定の実施態様において、条件付きリセット・ロジックは、図１中に示される条件付きリセット・ロジック回路１１０、図２中に示される条件付きリセット・ロジック回路２０２、又は、図３中に示される条件付きリセット・ロジック回路３０２であっても良い。] 図１ 図２ 図３ 図４
[0027] 一般に、複数のラッチの各々は、電源に接続されても良く、ラッチの一部を選択的にリセットすることを含む条件付きリセット・オペレーションは、対応する電源ノイズの低減に関連する。例えば、ラッチのすべてではなく一部がリセットされる場合に、リセット・ラッチのみが、電源ノイズの一因となる。このように、開示された方法は、電力消費を低減し、複数のデータ・ラッチの各々に接続された電源における対応する電源ノイズを低減する。さらに、ラッチのすべてではなく一部がリセットされる場合に、隣接するラッチの間のクロスカップリングが低減されることができ、それによって、クロスカップリング効果に起因する電力ノイズを低減する。]
[0028] 特定の実施態様において、リセットされるラッチの各々は、選択されたラッチ回路を条件付きでリセットするイネーブル信号を与えられる。条件付きリセットのために選択されるラッチ回路は、例えば論理“１”値のような、リセット値（例えば、論理“０”値）とは異なる値である、出力値を持つ。論理“１”及び論理“０”がこの例で説明されたが、条件付きリセット機能を提供するために異なる値が使用されても良いことは、理解されるべきである。]
[0029] 特定の実施態様において、本方法は、４０８において、第２のリセット信号を受信することと、４１０に示されるように、複数のラッチの各々に関連する第２の状態値を検出することを含む。４１２に示されるように、第２のリセット信号の受信に応答して、本方法は、検出された第２の状態値に基づいて、複数のラッチの（すべてではなく）一部を選択的にリセットすることを含む。第２のリセット信号に応答して選択されたラッチのセットは、初期リセット信号のために選択されたラッチのセットと同じものであることもあり或いは異なるものであることもある。本方法は、４１４において示されるように終了する。]
[0030] 図５を参照して、複数のラッチを条件付きでリセットする条件付きリセット制御ロジック回路を備えた回路デバイスを含む無線通信デバイスが描かれ一般に５００で示される。無線通信デバイス５００は、例えばデジタル・シグナル・プロセッサ５１０、汎用プロセッサ、他のタイプのプロセッサ、又は、それらの任意の組み合せのような、プロセッサを含むオンチップ・システム５２２を含む。通信デバイス５００はまた、不揮発性メモリ５６２及び揮発性メモリ５６４を含む。デジタル・シグナル・プロセッサ（ＤＳＰ）５１０は、例えば図１−３において示されたラッチ回路及び条件付きリセット・ロジック回路のような条件付きリセット・ロジック回路を備えたラッチ回路５６０を含む。その上、揮発性メモリ５６４は、複数のラッチ回路デバイス５６６を含む。リセット・ロジック回路５６８は、揮発性メモリ５６４に接続され、ラッチ回路デバイス５６６のすべてではなく一部を選択的にセットするために、複数のラッチ回路デバイス５６６からのフィードバックに応答する。特定の実施態様において、リセット・ロジック回路５６８は、揮発性メモリ５６４に含まれても良く、ＤＳＰ５１０に含まれても良く、又は、ラッチ回路デバイス５６６と一体化されても良い。] 図１ 図５
[0031] 通信デバイス５００は、バッテリー５４５を備えた電源回路５４４を含む。電源回路５４４は、ＤＳＰ５１０及び揮発性メモリ５６４を含むオンチップ・システム５２２に接続される。その上、電源回路５４４はまた、通信デバイス５００の他のコンポーネントに接続されても良い。]
[0032] 図５はまた、デジタル・シグナル・プロセッサ５１０に接続され且つディスプレイ５２８に接続されるディスプレイ・コントローラ５２６を示す。さらに、入力デバイス５３０は、デジタル・シグナル・プロセッサ５１０に接続される。コーダ／デコーダ（ＣＯＤＥＣ）５３４はまた、デジタル・シグナル・プロセッサ５１０に接続されることができる。スピーカ５３６及びマイク５３８は、ＣＯＤＥＣ５３４に接続されることができる。] 図５
[0033] 図５はまた、無線コントローラ５４０がデジタル・シグナル・プロセッサ５１０に接続されることができ且つ無線アンテナ５４２に接続されることができることを示す。さらに、図５中に示されるように、ディスプレイ５２８、入力デバイス５３０、スピーカ５３６、マイク５３８、無線アンテナ５４２、及び電力供給５４４は、オンチップ・システム５２２の外部に存在することが可能である。しかし、各々は、オンチップ・システム５２２のコンポーネントに接続される。] 図５
[0034] 条件付きリセット・ロジック回路を備えたラッチ回路５６０は、条件付きリセット・ロジック回路に基づいて選択的にリセットされる複数のラッチ回路を含んでも良い。同様に、ラッチ回路デバイス５６６は、リセット・ロジック回路５６８において実装される条件付きロジックに基づいて選択的にリセットされても良い。図１−３のシステム及びデバイス、図４の方法、又はそれらの任意の組み合せに関して示されるようなサブシステムが実装されてもよい。条件付きリセット・ロジック回路を備えたラッチ回路５６０がＤＳＰ５１０内に配置されるものとして示されたが、条件付きリセット・ロジック回路を備えたラッチ回路５６０が通信デバイス５００の他のコンポーネントに（例えば、ＣＯＤＥＣ５３４内に、不揮発性メモリ５６２内に、揮発性メモリ５６４内に、無線コントローラ５４０内に、他のコンポーネント内に、又は、それらの任意の組み合せ）配置されても良いことは、理解されるべきである。] 図１ 図４
[0035] 特定の具体例において、条件付きリセット・ロジック回路を備えたラッチ回路５６０は、リセット・イネーブル信号の受信に応答して、ラッチ回路の（すべてではなく)一部を選択的にリセットするように構成される。条件付きリセット・ロジック回路を備えたラッチ回路は、リセット信号に応答して切り替わるラッチ回路デバイスの数を削減することによって、無線通信デバイス５００による全体的な電力消費を削減する。その上、条件付きリセット・ロジック回路を備えたラッチ回路５６０は、リセット・オペレーションを介して電源ノイズの一因となるデバイスの数を削減することによって、全体的な電源ノイズを低減する。]
[0036] 特定の具体例において、リセット・ロジック回路５６８は、リセット・イネーブル信号の受信に応答して、ラッチ回路デバイス５６６の（すべてではなく）一部を選択的にリセットするように、構成される。リセット・ロジック回路５６８は、リセット信号に応答して切り替わるラッチ回路デバイス５６６の数を削減することによって、無線通信デバイス５００による全体的な電力消費を削減しても良い。その上、全体的な電源ノイズは、リセット・オペレーションを介して電源ノイズの一因となるラッチ回路デバイス５６６の数を削減することによって、低減されても良い。]
[0037] 本明細書で開示された実施形態に関連して説明された、各種の説明的な論理ブロック、構成（configurations）、モジュール、回路、及び、アルゴリズムのステップは、電子回路用ハードウェア、コンピュータソフトウェア、又は、それらの組み合わせとして、実装されても良いことを、当業者はさらに理解できるであろう。このハードウェア及びソフトウェアの互換性をめいりょうに説明するために、各種の説明的なコンポーネント、ブロック、構成、モジュール、回路、及びステップが、一般に、それらの機能性の観点で、前述された。当該の機能性は、システム全体に課される特定のアプリケーション及びデザインの制約に応じて、ハードウェア又はソフトウェアとして実装される。当業者は、説明された機能性を、各々のアプリケーションのためのさまざまな方法で実装しても良いが、当該の実装の決定は、本範囲の範囲からの逸脱をもたらすものとして説明されるべきではない。]
[0038] 本明細書に開示された実施形態に関連して説明された方法又はアルゴリズムのステップは、直接、ハードウェアにより具体化されても良いし、プロセッサにより実行されるソフトウェアモジュールにより具体化されても良いし、又は、それら二つの組合せにより具体化されても良い。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、又は当該技術分野において周知の任意の他のフォームの記憶媒体に存在しても良い。例示的な記憶媒体は、プロセッサがその記憶媒体から情報を読み込み、また、それへ情報を書き込むことができるように、そのプロセッサに接続される。代わりに、記憶媒体は、プロセッサに一体化されていても良い。プロセッサ及び記憶媒体は、ＡＳＩＣにおいて存在してもよい。ＡＳＩＣは、コンピュータ・デバイス又はユーザ端末に存在しても良い。代案では、プロセッサ及び記憶媒体は、コンピュータ・デバイス又はユーザ端末の個別のコンポーネントとして存在しても良い。]
[0039] 開示された実施形態の前の説明は、当業者が開示された実施態様を製造又は使用できるようにするために提供される。これらの実施形態への種々の変形は、当業者には容易に明白になるであろう。また、本発明で定義された一般的な原理は、本開示の精神又は範囲から逸脱することなく、他の実施形態に適用されても良い。それゆえ、本開示は、本明細書で示された実施形態に限定されることが意図されているのではなく、以下の特許請求の範囲により定義されるような原理及び新規な特徴に合致する最も広い可能な範囲を与えられることが意図されている。]

权利要求:

請求項1
リセット制御信号を受信する第１の入力と、ラッチの出力に応答する第２の入力と、前記第１の入力における前記リセット制御信号の受信に応答して、前記第２の入力に基づいて、前記ラッチを条件付きでリセットするように構成されたロジック回路とを含む回路デバイス。
請求項2
前記ロジック回路は、前記出力の状態が１の値を表す場合に、前記ラッチをリセットし、前記出力の前記状態がゼロ値を表す場合に、前記ラッチをリセットしない請求項１の回路デバイス。
請求項3
前記ロジック回路は、ＮＡＮＤゲート、１又は複数のインバータ、及び、ＯＲゲートを含む制御回路と、前記ＯＲゲートの出力に接続され且つ前記ラッチを既知の状態にリセットする前記制御回路に応答するゲート端子を含むトランジスタとを含む請求項１の回路デバイス。
請求項4
前記ＮＡＮＤゲートは、前記リセット制御信号に応答する第１の入力と、前記ラッチの前記出力に応答する第２の入力とを含む請求項３の回路デバイス。
請求項5
前記ラッチは、非同期ラッチ・デバイスを含む請求項１の回路デバイス。
請求項6
前記ロジック回路は、前記ラッチの前記出力がリセット状態値以外の状態値を表す場合に、前記ラッチをリセットするように構成された請求項１の回路デバイス。
請求項7
複数のラッチのためのリセット・オペレーションを指示するリセット信号を受信することと、前記複数のラッチの各々に関連する状態値を検出することと、前記リセット信号に応答して、前記検出された状態値に基づいて、前記複数のラッチのすべてではなく一部を選択的にリセットすることを含む方法。
請求項8
前記複数のラッチの各々は、電源に接続され、前記リセット・オペレーションは、対応する電源ノイズに関連する請求項７の方法。
請求項9
前記複数のラッチのすべてではなく一部を選択的にリセットすることは、前記対応する電源ノイズを削減する請求項８の方法。
請求項10
前記複数のラッチのすべてではなく一部を選択的にリセットすることは、選択されたラッチ（該選択されたラッチは前記複数のラッチのすべてではなく一部を含む）にリセット信号を選択的にイネーブルすることを含む請求項７の方法。
請求項11
前記選択されたラッチは、リセット値とは異なる出力値をもつラッチを含む請求項１０の方法。
請求項12
第２のリセット信号を受信することと、前記複数のラッチの各々に関連している第２の状態値を検出することと、前記第２のリセット信号の受信に応答して、前記検出された第２の状態値に基づいて、前記複数のラッチのすべてではなく一部を選択的にリセットすることを更に含む請求項７の方法。
請求項13
データを記憶するように構成された複数のラッチ回路（該複数のラッチ回路の各々は、ラッチ出力を含む）と、複数のフィードバック経路（前記複数のフィードバック経路の各々は、前記複数のラッチ回路のそれぞれの一つに関連するそれぞれのラッチ出力に接続される）と、前記複数のフィードバック経路の各々に応答するロジック回路（該ロジック回路は、前記複数のフィードバック経路により提供される値に応答する前記複数のラッチ回路の一つ又は複数を選択的にリセットするように構成される）とを含む回路デバイス。
請求項14
前記ロジック回路は、前記複数のラッチ回路の各々の出力値を判定し、該判定された出力値に基づいて前記複数のラッチ回路の一つ又は複数を条件付きでリセットするように構成された請求項１３の回路デバイス。
請求項15
前記ロジック回路は、複数のロジック回路を含み、前記複数のロジック回路の各々は、前記複数のラッチのうちの対応するラッチのリセット入力に接続される請求項１３の回路デバイス。
請求項16
前記複数のロジック回路の各々のロジック回路は、リセット信号を受信する第１の入力及びそれぞれのフィードバック経路に接続された第２の入力を含む請求項１５の回路デバイス。
請求項17
前記ロジック回路は、前記複数のフィードバック経路のそれぞれのフィードバック経路に接続された少なくとも一つの論理ゲートを含み、前記ロジック回路は、前記複数のラッチ回路の各々に接続された少なくとも一つのスイッチ・デバイスに接続され、前記論理ゲートは、前記それぞれのフィードバック経路における値が非リセット値を指示する場合に、少なくとも一つのスイッチを条件付きでアクティベートするように構成された請求項１３の回路デバイス。
請求項18
デジタル・シグナル・プロセッサと、前記デジタル・シグナル・プロセッサに接続され且つ複数のラッチ回路デバイスを含む揮発性メモリと、前記揮発性メモリに接続され且つ前記ラッチ回路デバイスのすべてでなく一部を選択的にリセットするために前記複数のラッチ回路デバイスからのフィードバックに応答するリセット・ロジック回路とを含む通信デバイス。
請求項19
前記揮発性メモリは、データを記憶するためのデジタル・シグナル・プロセッサに応答する請求項１８の通信デバイス。
請求項20
前記デジタル・シグナル・プロセッサに接続され且つ無線で通信ネットワークと通信するように構成された無線トランシーバを更に含む請求項１８の通信デバイス。
請求項21
前記デジタル・シグナル・プロセッサに及び前記揮発性メモリに接続されたバッテリーを含む電源回路を更に含み、前記リセット・ロジック回路は、前記不揮発性メモリにより全体的な電力消費を削減するように構成された請求項１８の通信デバイス。
請求項22
前記フィードバックは、前記複数のラッチ回路デバイスの各々の出力における値を含む請求項１８の通信デバイス。
請求項23
複数のラッチのためのリセット・オペレーションを指示するリセット信号を受信するための手段と、前記複数のラッチの各々に関連する状態値を検出するための手段と、前記リセット信号の受信に応答して、前記検出された状態値に基づいて、前記複数のラッチのすべてではなく一部を選択的にリセットするための手段とを含む回路デバイス。
請求項24
前記複数のラッチのすべてではなく一部を選択的にリセットするための手段は、前記複数のラッチのうちの選択されたラッチにリセット信号を選択的にイネーブルするための手段を含む請求項２３の回路デバイス。
請求項25
前記複数のラッチのすべてではなく一部を選択的にリセットするための手段は、電源ノイズを削減する請求項２３の回路デバイス。